Verilog의 논리값 논리값 의미 0 logic zero , or false condition 1 logic one, or true condition x unknown logic value z high - impedance state Verilog HDL의 자료형 Net 자료형 : 소자간의 물리적인 연결을 추상화 논리 게이트나 모듈 등의 하드웨어 요소들 사이의 물리적 연결을 나타내기 위해 사용 연속 할당문, 게이트 프리미티브 등과 같은 구동자(의 값에 의해 net의 값이 연속적으로 유지됨 , 값을 저장하지 않음 (단, trireg net는 예외) 구동자가 연결되지 않으면, default 값인 high-impedance (z)가 됨. 단, trireg net는 이전에 구동된 값을 유지 default 자료..